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更新日期: 2026-09-20
本文仅整理 CP8101 芯片资料表，不将芯片能力直接视为 CP81-MINI 开发板已经引出、启用或验证的功能。来源为用户提供的 CP8101 Datasheet v1.0.4。
核心、存储及无线（第 2–3、7 页）
- 32 位 RISC-V 处理器，最高 48 MHz；16 KB SRAM、64 KB ROM、16 KB OTP 和 4 KB 指令缓存。
- 芯片支持 Bluetooth LE 5.3 和私有 2.4 GHz 协议。RF 表 3-5 给出的频率范围为 2,400–2,483.5 MHz。
- 资料表列出最多 15 GPIO、2 UART、2 SPI、1 I²C、QSPI、10 位 ADC、AES-128 硬件模块和 QFN20 封装。型号表列 CP8101-QA23；开发板实装型号待确认。
- Flash 容量尚不能确定：第 2 页写可选 256 KB 片外 Flash，第 7 页型号表写“2M FLASH”，未明确单位和开发板实装容量。
资料表条件（第 2、10–12 页）
芯片建议 VDD 范围为 1.8–5.5 V；特点页注明使用 5.5 V 前需要软件配置。芯片工作温度范围为 -40 至 +105 °C。这些数值不是开发板电源输入规格，也不表示可以给外接排针直接施加 5.5 V。
RF 表列发射功率 -25 至 +12 dBm；1 Mbps、0.1% BER 条件下的接收灵敏度典型值为 -98.2 dBm。资料表说明 RF 指标在传导模式测得，天线、PCB 和固件会影响整板表现。特点页另列休眠 1 μA、BLE 连接保持 10 μA（1 秒连接间隔）、Rx 峰值 4.5 mA @ DCDC（1 Mbps）、Tx 峰值 5.0 mA @ DCDC（0 dBm），均不是整板功耗。
QFN20 芯片 GPIO 复用（第 8–9 页）
下表是芯片封装脚位及资料表列出的复用功能，并非 CP81-MINI 排针上全部功能可用的保证。板上 JP1/JP2 I/O 标示另见规格页，还需新版板级资料核对。
| GPIO | QFN20 脚号 | 资料表列出的复用功能 |
|---|---|---|
| P0 | 5 | PWM0 / SWD_TCLK |
| P1 | 6 | PWM1 / SWD_TMS |
| P2 | 7 | PWM2 |
| P4 | 8 | PWM4 |
| P5 | 9 | PWM5 / SPI_SCK |
| P6 | 10 | PWM6 / SPI_MOSI / ADC1 |
| P7 | 11 | PWM7 / SPI_MISO / ADC2 |
| P8 | 12 | PWM0 / SPI_NCS / UART0_Rx |
| P9 | 13 | PWM1 / SPI_SCK / UART0_Tx |
| P15 | 14 | ADC4 |
| P18 | 15 | PWM2 / SPI_MOSI |
| P19 | 16 | PWM3 / SPI_MISO / ADC6 |
| P20 | 17 | PWM4 / SPI_NCS |
| P21 | 18 | PWM5 |
| P23 | 19 | PWM7 / BUCK_EN |
仍需板级验证
外接引脚电气额定值、RF 天线与认证、Flash 实装容量、供电方式、固件支持及烧录流程，仍需新版电路资料或实板验证。先前提供的电路图 V1.0.2 仅用于外接 JP1/JP2 I/O 标示；其他电路已经变更，本文不引用。